RFC2682 日本語訳
2682 Performance Issues in VC-Merge Capable ATM LSRs. I. Widjaja, A.Elwalid. September 1999. (Format: TXT=29491 bytes) (Status: INFORMATIONAL)
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英語原文
Network Working Group I. Widjaja
Request For Comments: 2682 Fujitsu Network Communications
Category: Informational A. Elwalid
Bell Labs, Lucent Technologies
September 1999
コメントを求めるワーキンググループI.ウィジャヤの要求をネットワークでつないでください: 2682年の富士通ネットワークコミュニケーションズカテゴリ: 情報のA.Elwalidベル研究所、ルーセントテクノロジーズ1999年9月
Performance Issues in VC-Merge Capable ATM LSRs
VC-マージのできる気圧LSRsのパフォーマンス問題
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版権情報
Copyright (C) The Internet Society (1999). All Rights Reserved.
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Abstract
要約
VC merging allows many routes to be mapped to the same VC label, thereby providing a scalable mapping method that can support thousands of edge routers. VC merging requires reassembly buffers so that cells belonging to different packets intended for the same destination do not interleave with each other. This document investigates the impact of VC merging on the additional buffer required for the reassembly buffers and other buffers. The main result indicates that VC merging incurs a minimal overhead compared to non-VC merging in terms of additional buffering. Moreover, the overhead decreases as utilization increases, or as the traffic becomes more bursty.
VC合併は、多くのルートが同じVCラベルに写像されるのを許容します、その結果、何千もの縁のルータを支持できるスケーラブルなマッピング法を提供します。 VC合併が再アセンブリバッファを必要とするので、同じ目的地に意図する異なったパケットに属すセルが互いと共にどんなインタリーブもしません。 このドキュメントは再アセンブリバッファと他のバッファに必要である追加バッファの上で合併するVCの衝撃を調査します。 主な結果は、追加バッファリングで合併しながら非VCと比べて、VC合併が最小量のオーバーヘッドを被るのを示します。 そのうえ、利用が増加するか、または交通が、より多くのburstyになるのに応じて、オーバーヘッドは下がります。
1.0 Introduction
1.0 序論
Recently some radical proposals to overhaul the legacy router architectures have been presented by several organizations, notably the Ipsilon's IP switching [1], Cisco's Tag switching [2], Toshiba's CSR [3], IBM's ARIS [4], and IETF's MPLS [5]. Although the details of their implementations vary, there is one fundamental concept that is shared by all these proposals: map the route information to short fixed-length labels so that next-hop routers can be determined by direct indexing.
最近の、遺産ルータ構造をオーバーホールするといういくつかの過激な提案がいくつかの組織、[1]を切り換える著しくIpsilonのIP、[2]を切り換えるシスコのTag、東芝のCSR[3]、IBMのARIS[4]、およびIETFのMPLS[5]によって提示されました。 彼らの実現の詳細は異なりますが、これらのすべての提案で共有される1つの基本概念があります: 次のホップルータがダイレクトインデックスで決定できるように、脆い固定長ラベルに経由地案内を写像してください。
Although any layer 2 switching mechanism can in principle be applied, the use of ATM switches in the backbone network is believed to be a very attractive solution since ATM hardware switches have been extensively studied and are widely available in many different
原則としてどんな層2のスイッチ開閉装置も適用できますが、背骨ネットワークにおけるATMスイッチの使用はATMハードウェアスイッチが手広く研究されて、多くにおいて異なった状態で広く利用可能であるので非常に魅力的な解決策であると信じられています。
Widjaja & Elwalid Informational [Page 1] RFC 2682 Issues in VC Merge Capable ATM LSRs September 1999
VCのウィジャヤとElwalidの情報[1ページ]のRFC2682問題はできる気圧LSRs1999年9月に合併します。
architectures. In this document, we will assume that layer 2 switching uses ATM technology. In this case, each IP packet may be segmented to multiple 53-byte cells before being switched. Traditionally, AAL 5 has been used as the encapsulation method in data communications since it is simple, efficient, and has a powerful error detection mechanism. For the ATM switch to forward incoming cells to the correct outputs, the IP route information needs to be mapped to ATM labels which are kept in the VPI or/and VCI fields. The relevant route information that is stored semi-permanently in the IP routing table contains the tuple (destination, next-hop router). The route information changes when the network state changes and this typically occurs slowly, except during transient cases. The word "destination" typically refers to the destination network (or CIDR prefix), but can be readily generalized to (destination network, QoS), (destination host, QoS), or many other granularities. In this document, the destination can mean any of the above or other possible granularities.
構造。 本書では、私たちは、層2の切り換えがATM技術を使用すると思うつもりです。 この場合、切り換えられる前にそれぞれのIPパケットは複数の53バイトのセルに区分されるかもしれません。 簡単であって、効率的であり、強力な誤り検出メカニズムを持っているので、伝統的に、AAL5はカプセル化方法としてデータ通信に使用されました。 ATMスイッチが入って来るセルを正しい出力に送るように、IP経由地案内は、VPIか/に保たれるATMラベルとVCI分野に写像される必要があります。 準永久にIP経路指定テーブルに格納される関連経由地案内はtuple(目的地、次のホップルータ)を含んでいます。 経由地案内は、ネットワーク状態がいつ変化するかを変えます、そして、一時的なケースを除いて、これはゆっくり通常起こります。 容易にであることができる(送信先ネットワーク、QoS)に一般化されて、「目的地」が送信先ネットワーク(または、CIDR接頭語)を通常示すという約束(あて先ホスト、QoS)、または他の多くの粒状。 本書では、目的地は上の、または、他の可能な粒状のいずれも意味できます。
Several methods of mapping the route information to ATM labels exist. In the simplest form, each source-destination pair is mapped to a unique VC value at a switch. This method, called the non-VC merging case, allows the receiver to easily reassemble cells into respective packets since the VC values can be used to distinguish the senders. However, if there are n sources and destinations, each switch is potentially required to manage O(n^2) VC labels for full-meshed connectivity. For example, if there are 1,000 sources/destinations, then the size of the VC routing table is on the order of 1,000,000 entries. Clearly, this method is not scalable to large networks. In the second method called VP merging, the VP labels of cells that are intended for the same destination would be translated to the same outgoing VP value, thereby reducing VP consumption downstream. For each VP, the VC value is used to identify the sender so that the receiver can reconstruct packets even though cells from different packets are allowed to interleave. Each switch is now required to manage O(n) VP labels - a considerable saving from O(n^2). Although the number of label entries is considerably reduced, VP merging is limited to only 4,096 entries at the network-to-network interface. Moreover, VP merging requires coordination of the VC values for a given VP, which introduces more complexity. A third method, called VC merging, maps incoming VC labels for the same destination to the same outgoing VC label. This method is scalable and does not have the space constraint problem as in VP merging. With VC merging, cells for the same destination is indistinguishable at the output of a switch. Therefore, cells belonging to different packets for the same destination cannot interleave with each other, or else the receiver will not be able to reassemble the packets. With VC merging, the boundary between two adjacent packets are identified by the "End-of- Packet" (EOP) marker used by AAL 5.
ATMラベルに経由地案内を写像するいくつかの方法が存在しています。 最も簡単なフォームでは、それぞれのソース目的地組はスイッチのユニークなVC値に写像されます。 非VCの合併しているケースと呼ばれるこの方法で、受信機は、送付者を区別するのにVC値を使用できるので、容易にそれぞれのパケットにセルを組み立て直すことができます。 しかしながら、nソースと目的地があれば、各スイッチが、いっぱいにかみ合っている接続性のためにO(n^2)VCラベルを管理するのに潜在的に必要です。 例えば、1,000のソース/目的地があれば、100万のエントリーの注文にはVC経路指定テーブルのサイズがあります。 明確に、この方法は大きいネットワークにスケーラブルではありません。 VP合併と呼ばれる2番目の方法で、同じ目的地に意図するセルのVPラベルは同じ外向的なVP値に翻訳されるでしょう、その結果、川下でVP消費を抑えます。 各VPに関しては、VC値は、異なったパケットからのセルがインタリーブに許容されていますが、受信機がパケットを再建できるように送付者を特定するのに使用されます。 各スイッチが現在、O(n) VPラベルを管理するのに必要です--O(n^2)からのかなりの節約。 ラベルエントリーの数はかなり減少しますが、VP合併はネットワークからネットワーク・インターフェースの4,096のエントリーだけに制限されます。 そのうえ、VP合併は与えられたVPのためにVC値のコーディネートを必要とします。(VPは、より多くの複雑さを導入します)。 VC合併と呼ばれる3番目の方法は同じ出発しているVCラベルへの同じ目的地に入って来るVCラベルを写像します。 この方法は、スケーラブルであり、VP合併のようにスペース規制問題を持っていません。 VCが合併していて、同じ目的地へのセルはスイッチの出力のときに区別がつきません。 したがって、同じ目的地のために異なったパケットに属すのが互い、または受信機ではさみ込むことができないセルはパケットを組み立て直すことができないでしょう。 VC合併、2の間の隣接しているパケットが特定される境界、「-パケットに、」 (EOP)マーカーがAAL5を使用した終わり
Widjaja & Elwalid Informational [Page 2] RFC 2682 Issues in VC Merge Capable ATM LSRs September 1999
VCのウィジャヤとElwalidの情報[2ページ]のRFC2682問題はできる気圧LSRs1999年9月に合併します。
It is worthy to mention that cell interleaving may be allowed if we use the AAL 3/4 Message Identifier (MID) field to identify the sender uniquely. However, this method has some serious drawbacks as: 1) the MID size may not be sufficient to identify all senders, 2) the encapsulation method is not efficient, 3) the CRC capability is not as powerful as in AAL 5, and 4) AAL 3/4 is not as widely supported as AAL 5 in data communications.
私たちが唯一送付者を特定するのにAAL3/4Message Identifier(MID)分野を使用するならセルインターリービングが許容されるかもしれないと言及するのはふさわしいです。 しかしながら、この方法には、以下としていくつかの重大な欠点があります。 1) MIDサイズはすべての2歳の送付者を)特定できるかもしれないというわけではありません。カプセル化方法が効率的でない、3)、CRC能力はAAL5、および4)ほど強力ではありません。 AAL3/4はAAL5としてデータ通信で同じくらい広く支持されません。
Before VC merging with no cell interleaving can be qualified as the most promising approach, two main issues need to be addressed. First, the feasibility of an ATM switch that is capable of merging VCs needs to be investigated. Second, there is widespread concern that the additional amount of buffering required to implement VC merging is excessive and thus making the VC-merging method impractical. Through analysis and simulation, we will dispel these concerns in this document by showing that the additional buffer requirement for VC merging is minimal for most practical purposes. Other performance related issues such as additional delay due to VC merging will also be discussed.
セルインターリービングなしで合併するVCは最も有望なアプローチとして資格がある場合がある前に、2つの本題が、記述される必要があります。 まず最初に、VCsを合併できるATMスイッチに関する実現の可能性は、調査される必要があります。 2番目に、VC合併を実行するのに必要であるバッファリングの追加量が過剰であるという広範囲の関心とその結果、VCを合併している方法を非実用的にするのがあります。 分析とシミュレーションを通して、本書ではVC合併のための追加バッファ要件がほとんどの実用的な目的のために最小限であるのを示すことによって、私たちはこれらの関心を晴らすつもりです。 また、VC合併による追加遅れについて議論するとき、関係づけられた他の性能はそのようなものを発行します。
2.0 A VC-Merge Capable MPLS Switch Architecture
2.0 VC-マージのできるMPLSスイッチ構造
In principle, the reassembly buffers can be placed at the input or output side of a switch. If they are located at the input, then the switch fabric has to transfer all cells belonging to a given packet in an atomic manner since cells are not allowed to interleave. This requires the fabric to perform frame switching which is not flexible nor desirable when multiple QoSs need to be supported. On the other hand, if the reassembly buffers are located at the output, the switch fabric can forward each cell independently as in normal ATM switching. Placing the reassembly buffers at the output makes an output-buffered ATM switch a natural choice.
原則として、スイッチの入力かアウトプット側に再アセンブリバッファを置くことができます。 それらが入力で位置しているなら、スイッチ織物はセル以来の原子方法で与えられたパケットに属すセルがはさみ込むことができないすべてを移さなければなりません。 これは、織物がフレキシブルでないフレームの切り換えを実行するのを必要とします。または、複数のQoSsが、支持される必要があると、望ましいです。 他方では、再アセンブリバッファが出力で位置しているなら、スイッチ織物は正常なATMの切り換えのように独自に各セルを進めることができます。 再アセンブリバッファを出力にみなすのは出力でバッファリングされたATMに自然な選択を切り換えさせます。
We consider a generic output-buffered VC-merge capable MPLS switch with VCI translation performed at the output. Other possible architectures may also be adopted. The switch consists of a non- blocking cell switch fabric and multiple output modules (OMs), each is associated with an output port. Each arriving ATM cell is appended with two fields containing an output port number and an input port number. Based on the output port number, the switch fabric forwards each cell to the correct output port, just as in normal ATM switches. If VC merging is not implemented, then the OM consists of an output buffer. If VC merging is implemented, the OM contains a number of reassembly buffers (RBs), followed by a merging unit, and an output buffer. Each RB typically corresponds to an incoming VC value. It is important to note that each buffer is a logical buffer, and it is envisioned that there is a common pool of memory for the reassembly buffers and the output buffer.
VCI翻訳が出力のときに実行されている状態で、私たちは一般的な出力でバッファリングされたVC-マージできるMPLSスイッチを考えます。 また、他の可能な構造は採用されるかもしれません。 スイッチは非ブロッキングのセルスイッチ織物と複数の出力モジュール(OMs)から成って、それぞれが出力ポートに関連しています。 2つの分野が出力ポートナンバーと入力ポートナンバーを含んでいて、それぞれの到着しているATMセルを追加します。 出力ポートナンバーに基づいて、スイッチ織物は正しい出力ポートに各セルを送ります、ちょうど正常なATMスイッチのように。 VCであるなら、合併は実行されないで、次に、OMは出力バッファから成ります。 VCであるなら、合併は実行されて、OMは合併しているユニットがあとに続いた多くの再アセンブリバッファ(RBs)と出力バッファを含んでいます。 各RBは入って来るVC値に通常対応しています。 各バッファが論理的なバッファであり、それが思い描かれることに注意するために、再アセンブリバッファと出力バッファのためのメモリの一般的なプールがあるのは、重要です。
Widjaja & Elwalid Informational [Page 3] RFC 2682 Issues in VC Merge Capable ATM LSRs September 1999
VCのウィジャヤとElwalidの情報[3ページ]のRFC2682問題はできる気圧LSRs1999年9月に合併します。
The purpose of the RB is to ensure that cells for a given packet do not interleave with other cells that are merged to the same VC. This mechanism (called store-and-forward at the packet level) can be accomplished by storing each incoming cell for a given packet at the RB until the last cell of the packet arrives. When the last cell arrives, all cells in the packet are transferred in an atomic manner to the output buffer for transmission to the next hop. It is worth pointing out that performing a cut-through mode at the RB is not recommended since it would result in wastage of bandwidth if the subsequent cells are delayed. During the transfer of a packet to the output buffer, the incoming VCI is translated to the outgoing VCI by the merging unit. To save VC translation table space, different incoming VCIs are merged to the same outgoing VCI during the translation process if the cells are intended for the same destination. If all traffic is best-effort, full-merging where all incoming VCs destined for the same destination network are mapped to the same outgoing VC, can be implemented. However, if the traffic is composed of multiple classes, it is desirable to implement partial merging, where incoming VCs destined for the same (destination network, QoS) are mapped to the same outgoing VC.
RBの目的は与えられたパケットのためのセルが他で同じVCに合併されているセルをはさみ込まないのを保証することです。 パケットの最後のセルが到着するまで与えられたパケットのためにそれぞれの入って来るセルをRBに格納することによって、このメカニズム(パケット・レベルで店とフォワードと呼ばれる)を達成できます。 最後のセルが到着するとき、次のホップへの伝送のため原子方法でパケットのすべてのセルを出力バッファに移します。 その後のセルが遅らせられるなら、帯域幅の消耗をもたらすでしょう、したがって、RBでカットスルーモードを実行するのが推薦されないと指摘する価値があります。 出力バッファへのパケットの転送の間、入って来るVCIは合併しているユニットによって出発しているVCIに翻訳されます。 変換テーブルスペースをVCに節約するために、セルが同じ目的地に意図するなら、異なった入って来るVCIsは翻訳の過程の間、同じ出発しているVCIに合併されています。 すべての交通が同じ送信先ネットワークのために運命づけられたすべての入って来るVCsが同じ出発しているVCに写像されるところでベストエフォート型で、いっぱいに合併しているなら、実行できます。 しかしながら、交通が複数のクラスで構成されるなら、部分的な合併を実行するのは望ましいです、同じくらい(送信先ネットワーク、QoS)のために運命づけられた入って来るVCsが同じ出発しているVCに写像されるところで。
Regardless of whether full merging or partial merging is implemented, the output buffer may consist of a single FIFO buffer or multiple buffers each corresponding to a destination network or (destination network, QoS). If a single output buffer is used, then the switch essentially tries to emulate frame switching. If multiple output buffers are used, VC merging is different from frame switching since cells of a given packet are not bound to be transmitted back-to-back. In fact, fair queueing can be implemented so that cells from their respective output buffers are served according to some QoS requirements. Note that cell-by-cell scheduling can be implemented with VC merging, whereas only packet-by-packet scheduling can be implemented with frame switching. In summary, VC merging is more flexible than frame switching and supports better QoS control.
完全な合併か部分的な合併が実行されるかどうかにかかわらず、出力バッファはそれぞれ送信先ネットワークか(送信先ネットワーク、QoS)に対応するただ一つの先入れ先出し法バッファか複数のバッファから成るかもしれません。 ただ一つの出力バッファが使用されているなら、スイッチは本質的にはフレームの切り換えを見習おうとします。 複数の出力バッファが使用されていると、背中合わせに必ず与えられたパケットのセルによって伝えられないので、VC合併はフレームの切り換えと異なっています。 事実上、公正な待ち行列を実行できるので、いくつかのQoS要件に従って、それらのそれぞれの出力バッファからのセルは役立たれています。 VCが合併している状態でセルごとのスケジューリングを実行できますが、フレームの切り換えでパケットごとのスケジューリングしか実行できないことに注意してください。 概要では、VC合併は切り換えを縁どっているよりフレキシブルです、そして、サポートの、より良いQoSは制御します。
3.0 Performance Investigation of VC Merging
3.0 VC合併のパフォーマンス調査
This section compares the VC-merging switch and the non-VC merging switch. The non-VC merging switch is analogous to the traditional output-buffered ATM switch, whereby cells of any packets are allowed to interleave. Since each cell is a distinct unit of information, the non-VC merging switch is a work-conserving system at the cell level. On the other hand, the VC-merging switch is non-work conserving so its performance is always lower than that of the non-VC merging switch. The main objective here is to study the effect of VC merging on performance implications of MPLS switches such as additional delay, additional buffer, etc., subject to different traffic conditions.
このセクションはVCを合併しているスイッチと非VCの合併しているスイッチを比較します。 非VCの合併しているスイッチは伝統的な出力でバッファリングされたATMスイッチに類似しています。(どんなパケットのセルもそれによってインタリーブに許容されています)。 各セルが情報の異なったユニットであるので、非VCの合併しているスイッチはセルレベルにおいて仕事を保存するシステムです。 他方では、VCを合併しているスイッチが非仕事保存であるので、性能は非VCの合併しているスイッチのものよりいつも低いです。 ここの主な目標はVCが追加遅れ、追加バッファなどのMPLSスイッチの性能含意で異なった交通状況を条件として合併するという効果を研究することです。
Widjaja & Elwalid Informational [Page 4] RFC 2682 Issues in VC Merge Capable ATM LSRs September 1999
VCのウィジャヤとElwalidの情報[4ページ]のRFC2682問題はできる気圧LSRs1999年9月に合併します。
In the simulation, the arrival process to each reassembly buffer is an independent ON-OFF process. Cells within an ON period form a single packet. During an OFF periof, the slots are idle. Note that the ON-OFF process is a general process that can model any traffic process.
シミュレーションで、それぞれの再アセンブリバッファへの到着の過程は独立しているON-OFFの過程です。 ONの期間以内のセルは単一のパケットを形成します。 OFF periofの間、スロットは活動していません。 ON-OFFの過程がどんな交通の過程もモデル化できる一般的な過程であることに注意してください。
3.1 Effect of Utilization on Additional Buffer Requirement
3.1 追加バッファ要件への利用の効果
We first investigate the effect of switch utilization on the additional buffer requirement for a given overflow probability. To carry the comparison, we analyze the VC-merging and non-VC merging case when the average packet size is equal to 10 cells, using geometrically distributed packet sizes and packet interarrival times, with cells of a packet arriving contiguously (later, we consider other distributions). The results show, as expected, the VC-merging switch requires more buffers than the non-VC merging switch. When the utilization is low, there may be relatively many incomplete packets in the reassembly buffers at any given time, thus wasting storage resource. For example, when the utilization is 0.3, VC merging requires an additional storage of about 45 cells to achieve the same overflow probability. However, as the utilization increases to 0.9, the additional storage to achieve the same overflow probability drops to about 30 cells. The reason is that when traffic intensity increases, the VC-merging system becomes more work-conserving.
私たちは最初に、与えられたオーバーフロー確率のための追加バッファ要件へのスイッチ利用の効果を調査します。 比較を運ぶために、私たちは平均したパケットサイズが10のセルと等しいときに、ケースを合併しながら、VC-合併と非VCを分析します、幾何学上分散しているパケットサイズとパケットinterarrival回数を使用して、パケットのセルが近接して到着していて(後で、私たちは他の配を考えます)。 結果は、予想されるとしてVCを合併しているスイッチが非VCの合併しているスイッチより多くのバッファを必要とするのを示します。 利用がその時々で低いときに、再アセンブリバッファには比較的多くの不完全なパケットがあるかもしれません、その結果、格納リソースを浪費します。 利用が0.3であるときに、例えば、VC合併は、同じオーバーフロー確率を達成するためにおよそ45のセルの追加格納を必要とします。 しかしながら、利用が0.9まで増加するのに従って、同じオーバーフロー確率に達成する追加格納はおよそ30のセルまで下がります。 理由は呼量が増加すると、VCを合併しているシステムが、より多くの仕事保存になるということです。
It is important to note that ATM switches must be dimensioned at high
utilization value (in the range of 0.8-0.9) to withstand harsh
traffic conditions. At the utilization of 0.9, a VC-merge ATM switch
requires a buffer of size 976 cells to provide an overflow
probability of 10^{-5}, whereas an non-VC merge ATM switch requires a
buffer of size 946. These numbers translate the additional buffer
requirement for VC merging to about 3% - hardly an additional
buffering cost.
厳しい交通状況に耐えるために高使用率値(0.8-0.9の範囲の)でATMスイッチをdimensionedしなければならないことに注意するのは重要です。 0.9の利用のときに、VC-マージATMスイッチは10^のオーバーフロー確率に-5を提供するサイズ976セルに関するバッファを必要としますが、非VCマージATMスイッチはサイズ946に関するバッファを必要とします。 これらの数はおよそ3%に合併するVCのための追加バッファ要件を翻訳します--ほとんど追加バッファリング費用。
3.2 Effect of Packet Size on Additional Buffer Requirement
3.2 追加バッファ要件へのパケットサイズの効果
We now vary the average packet size to see the impact on the buffer requirement. We fix the utilization to 0.5 and use two different average packet sizes; that is, B=10 and B=30. To achieve the same overflow probability, VC merging requires an additional buffer of about 40 cells (or 4 packets) compared to non-VC merging when B=10. When B=30, the additional buffer requirement is about 90 cells (or 3 packets). As expected, the additional buffer requirement in terms of cells increases as the packet size increases. However, the additional buffer requirement is roughly constant in terms of packets.
私たちは、現在、バッファ要件への影響を見るために平均したパケットサイズを変えます。 私たちは、0.5に利用を固定して、2つの異なった平均したパケットサイズを使用します。 すなわち、B=10とB=30。 同じオーバーフロー確率を達成するために、B=10であるときに、合併しながら非VCと比べて、VC合併はおよそ40のセル(または、4つのパケット)の追加バッファを必要とします。 B=30であるときに、追加バッファ要件はおよそ90のセル(または、3つのパケット)です。 予想されるように、パケットサイズが増加するのに従って、セルに関する追加バッファ要件は増加します。 しかしながら、追加バッファ要件はパケットでおよそ一定です。
Widjaja & Elwalid Informational [Page 5] RFC 2682 Issues in VC Merge Capable ATM LSRs September 1999
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3.3 Additional Buffer Overhead Due to Packet Reassembly
3.3 パケットReassemblyによる追加バッファオーバーヘッド
There may be some concern that VC merging may require too much buffering when the number of reassembly buffers increases, which would happen if the switch size is increased or if cells for packets going to different destinations are allowed to interleave. We will show that the concern is unfounded since buffer sharing becomes more efficient as the number of reassembly buffers increases.
VC合併が、あまりに多くのバッファリングが再アセンブリバッファの数(スイッチサイズが増加されているか、または異なった目的地に行くパケットのためのセルが許容されているなら、起こる)が増加するとはさみ込むのを必要とするかもしれない何らかの関心があるかもしれません。 私たちは、再アセンブリバッファの数が増加するのに従ってバッファ共有が、より効率的になるので関心が無根拠であることを示すつもりです。
To demonstrate our argument, we consider the overflow probability for VC merging for several values of reassembly buffers (N); i.e., N=4, 8, 16, 32, 64, and 128. The utilization is fixed to 0.8 for each case, and the average packet size is chosen to be 10. For a given overflow probability, the increase in buffer requirement becomes less pronounced as N increases. Beyond a certain value (N=32), the increase in buffer requirement becomes insignificant. The reason is that as N increases, the traffic gets thinned and eventually approaches a limiting process.
私たちの議論を示すために、私たちは再アセンブリバッファ(N)のいくつかの値のために合併するVCのためにオーバーフロー確率を考えます。 すなわち、N=4、8、16、32、64、および128。 利用は各ケースあたり0.8に固定されています、そして、平均したパケットサイズは、10になるように選ばれています。 与えられたオーバーフロー確率のために、Nが増加するのに応じて、バッファ要件の増加は、より著しくなくなります。 ある値(N=32)を超えたところまで、バッファ要件の増加は無意味になります。 理由はNが増加するのに応じて、交通が薄くされて、結局制限の過程にアプローチするということです。
3.4 Effect of Interarrival time Distribution on Additional Buffer
3.4 Interarrival時間DistributionのAdditional Bufferへの効果
We now turn our attention to different traffic processes. First, we
use the same ON period distribution and change the OFF period
distribution from geometric to hypergeometric which has a larger
Square Coefficient of Variation (SCV), defined to be the ratio of the
variance to the square of the mean. Here we fix the utilization at
0.5. As expected, the switch performance degrades as the SCV
increases in both the VC-merging and non-VC merging cases. To
achieve a buffer overflow probability of 10^{-4}, the additional
buffer required is about 40 cells when SCV=1, 26 cells when SCV=1.5,
and 24 cells when SCV=2.6. The result shows that VC merging becomes
more work-conserving as SCV increases. In summary, as the
interarrival time between packets becomes more bursty, the additional
buffer requirement for VC merging diminishes.
私たちは現在、異なった交通の過程に関する興味を寄せます。 まず最初に、私たちは、同じON期間の分配を使用して、幾何学上からのhypergeometricするように変化対平均正方形の比率になるように定義されたVariation(SCV)の、より大きいSquare Coefficientを持っているOFF期間の分配を変えます。 ここで、私たちは0.5で利用を修理します。 予想されるように、SCVがケースを合併しながらVC-合併と非VCの両方を増やすのに応じて、スイッチ性能は下がります。 SCV=1であるときに、10^のバッファオーバーフロー確率を達成するのが、-4、追加バッファが、必要であったおよそ40のセルであり、26のセルがいつSCV=1.5であるか、そして、24のセルがいつSCV=2.6であるか。 結果は、SCVが増加するのに応じてVC合併が、より多くの仕事保存になるのを示します。 概要では、パケットの間のinterarrival時間が、より多くのburstyになるのに従って、VC合併のための追加バッファ要件は減少します。
3.5 Effect of Internet Packets on Additional Buffer Requirement
3.5 追加バッファ要件へのインターネットパケットの効果
Up to now, the packet size has been modeled as a geometric distribution with a certain parameter. We modify the packet size distribution to a more realistic one for the rest of this document. Since the initial deployment of VC-merge capable ATM switches is likely to be in the core network, it is more realistic to consider the packet size distribution in the Wide Area Network. To this end, we refer to the data given in [6]. The data collected on Feb 10, 1996, in FIX-West network, is in the form of probability mass function versus packet size in bytes. Data collected at other dates closely resemble this one.
これまで、パケットサイズは幾何分布としてあるパラメタでモデル化されました。 私たちはこのドキュメントの残りのためにパケットサイズ分布をより現実的なものに変更します。 コアネットワークにはVC-マージのできるATMスイッチの初期の展開がありそうであるので、パケットサイズがワイドエリアネットワークで分配であると考えるのは、より現実的です。 このために、私たちは[6]で与えられたデータを示します。 1996年2月10日にFIX西のネットワークで集められたデータがバイトで表現されるパケットサイズに従った確率質量機能の形にあります。 他の日付に密接に集められたデータはこれに類似しています。
Widjaja & Elwalid Informational [Page 6] RFC 2682 Issues in VC Merge Capable ATM LSRs September 1999
VCのウィジャヤとElwalidの情報[6ページ]のRFC2682問題はできる気圧LSRs1999年9月に合併します。
The distribution appears bi-modal with two big masses at 40 bytes (about a third) due to TCP acknowledgment packets, and 552 bytes (about 22 percent) due to Maximum Transmission Unit (MTU) limitations in many routers. Other prominent packet sizes include 72 bytes (about 4.1 percent), 576 bytes (about 3.6 percent), 44 bytes (about 3 percent), 185 bytes (about 2.7 percent), and 1500 bytes (about 1.5 percent) due to Ethernet MTU. The mean packet size is 257 bytes, and the variance is 84,287 bytes^2. Thus, the SCV for the Internet packet size is about 1.1.
分配はTCP確認応答パケットによる40バイト(およそ3分の1)、および多くのルータにおけるMaximum Transmission Unit(MTU)制限による552バイト(およそ22パーセント)で2つの大きい量と共に二つのモードに見えます。 他の際立ったパケットサイズはイーサネットMTUのため、72バイト(およそ4.1パーセント)、576バイト(およそ3.6パーセント)、44バイト(およそ3パーセント)、185バイト(およそ2.7パーセント)、および1500バイト(およそ1.5パーセント)を含んでいます。 平均であるパケットサイズは257バイトです、そして、変化は8万4287バイトの^2です。 したがって、インターネットパケットサイズのためのSCVはおよそ1.1です。
To convert the IP packet size in bytes to ATM cells, we assume AAL 5 using null encapsulation where the additional overhead in AAL 5 is 8 bytes long [7]. Using the null encapsulation technique, the average packet size is about 6.2 ATM cells.
バイトで表現されるIPパケットサイズをATMセルに変換するために、私たちはAAL5の追加オーバーヘッドが8バイト長[7]であるヌルカプセル化を使用するAAL5を仮定します。 ヌルカプセル化技術を使用して、平均したパケットサイズはおよそ6.2のATMセルです。
We examine the buffer overflow probability against the buffer size using the Internet packet size distribution. The OFF period is assumed to have a geometric distribution. Again, we find that the same behavior as before, except that the buffer requirement drops with Internet packets due to smaller average packet size.
私たちは、インターネットパケットサイズ分布を使用することでバッファサイズに対してバッファオーバーフロー確率を調べます。 OFFの期間には幾何分布があると思われます。 一方、私たちは従来と同様そんなに同じ振舞いを見つけます、バッファ要件が、より小さい平均したパケットサイズのためインターネットパケットと共に低下するのを除いて。
3.6 Effect of Correlated Interarrival Times on Additional Buffer
Requirement
3.6 追加バッファ要件への関連Interarrival時代の効果
To model correlated interarrival times, we use the DAR(p) process (discrete autoregressive process of order p) [8], which has been used to accurately model video traffic (Star Wars movie) in [9]. The DAR(p) process is a p-th order (lag-p) discrete-time Markov chain. The state of the process at time n depends explicitly on the states at times (n-1), ..., (n-p).
関連interarrival回をモデル化するのに、私たちはDAR(p)の過程(オーダーpの離散的な自己回帰の過程)[8]を使用します。([8]は、[9]で正確に、ビデオ交通(スター・ウォーズ映画)をモデル化するのに使用されました)。 DAR(p)の過程がaである、p、-、オーダー(立ち遅れp)離散時間型第マルコフ連鎖。 時間nの過程の状態を時には(n-1)、明らかに州に依存します…, (n-p。)
We examine the overflow probability for the case where the interarrival time between packets is geometric and independent, and the case where the interarrival time is geometric and correlated to the previous one with coefficient of correlation equal to 0.9. The empirical distribution of the Internet packet size from the last section is used. The utilization is fixed to 0.5 in each case. Although, the overflow probability increases as p increases, the additional amount of buffering actually decreases for VC merging as p, or equivalently the correlation, increases. One can easily conclude that higher-order correlation or long-range dependence, which occurs in self-similar traffic, will result in similar qualitative performance.
私たちはパケットの間のinterarrival時間が幾何学上であって独立しているケース、およびinterarrival時間が幾何学上であって0.9と等しい相関係数に従った前のものに関連されているケースがないかどうかオーバーフロー確率を調べます。 最後のセクションからのインターネットパケットサイズの実証的な分配は使用されています。 利用はその都度0.5に固定されています。 オーバーフロー確率はpとして同等に合併するVCのための実際に減少をp増加、追加量バッファリングするとして相関関係(増加)を増加させます。 人は、高次な相関関係か長期の依存(自己同様の交通に起こる)が同様の質的な性能をもたらすと容易に結論を下すことができます。
Widjaja & Elwalid Informational [Page 7] RFC 2682 Issues in VC Merge Capable ATM LSRs September 1999
VCのウィジャヤとElwalidの情報[7ページ]のRFC2682問題はできる気圧LSRs1999年9月に合併します。
3.7 Slow Sources
3.7 遅いソース
The discussions up to now have assumed that cells within a packet arrive back-to-back. When traffic shaping is implemented, adjacent cells within the same packet would typically be spaced by idle slots. We call such sources as "slow sources". Adjacent cells within the same packet may also be perturbed and spaced as these cells travel downstream due to the merging and splitting of cells at preceding nodes.
これまでの議論は、パケットの中のセルが背中合わせに到着すると仮定しました。 交通形成が同じくらい中の実行されて、隣接しているセルであるときに、パケットは活動していないスロットによって通常区切られるでしょう。 私たちは、「ソースを遅くします」のようなソースに電話をします。 また、これらのセルがセルの合併と分かれることのためノードに先行するのを川下に旅行するとき、同じパケットの中の隣接しているセルは、混乱させられていて、区切られるかもしれません。
Here, we assume that each source transmits at the rate of r_s (0 < r_s < 1), in units of link speed, to the ATM switch. To capture the merging and splitting of cells as they travel in the network, we will also assume that the cell interarrival time within a packet is ran- domly perturbed. To model this perturbation, we stretch the original ON period by 1/r_s, and flip a Bernoulli coin with parameter r_s during the stretched ON period. In other words, a slot would contain a cell with probability r_s, and would be idle with probability 1-r_s during the ON period. By doing so, the average packet size remains the same as r_s is varied. We simulated slow sources on the VC-merge ATM switch using the Internet packet size distribution with r_s=1 and r_s=0.2. The packet interarrival time is assumed to be geometrically distributed. Reducing the source rate in general reduces the stresses on the ATM switches since the traffic becomes smoother. With VC merging, slow sources also have the effect of increasing the reassembly time. At utilization of 0.5, the reassembly time is more dominant and causes the slow source (with r_s=0.2) to require more buffering than the fast source (with r_s=1). At utilization of 0.8, the smoother traffic is more dominant and causes the slow source (with r_s=0.2) to require less buffering than the fast source (with r_s=1). This result again has practical consequences in ATM switch design where buffer dimensioning is performed at reasonably high utilization. In this situation, slow sources only help.
ここで、私たちは、各情報筋がr_s(0<r_s<1)のレートで伝わると思います、ユニットのリンク速度で、ATMスイッチに。 また、ネットワークで旅行するときセルの合併と分かれることを捕らえるために、私たちは、パケットが中に、あるセルinterarrival時間が混乱させられたdomlyを走らせたと思うつもりです。 私たちは、この摂動をモデル化するために、1/r_sで元のONの期間を伸ばして、伸ばされたONの期間、パラメタr_sでベルヌーイコインをはじき出します。 言い換えれば、スロットは、確率r_sでセルを含んで、ONの期間、確率1-r_sで活動していないでしょう。 そうすることによって、r_sが様々であるときに、平均したパケットサイズは同じままで残っています。 私たちは、_r s=1と_r s=0.2とのインターネットパケットサイズ分布を使用することでVC-マージATMスイッチの上の遅いソースをシミュレートしました。 パケットinterarrival時間によって幾何学上分配されると思われます。 ソースレートを低下させると、交通が、より滑らかになるので、一般に、圧力はATMスイッチで減少します。 また、VCが合併していて、遅いソースには、再アセンブリ時間を増加させるという効果があります。 0.5の利用では、再アセンブリ時間で、速いソース(r_s=1と)より優位であり、遅いソース(r_s=0.2と)は、さらにバッファリングするのを必要とします。 0.8の利用では、より平坦な交通で、より優位であり、遅いソース(r_s=0.2と)はバッファリングより速いソースを必要とします(r_s=1で)。 この結果に、バッファ寸法決定がかなり高い利用で実行されるATMスイッチデザインにおける実用的な結果が再びあります。 この状況で、遅いソースは助けるだけです。
3.8 Packet Delay
3.8 パケット遅れ
It is of interest to see the impact of cell reassembly on packet delay. Here we consider the delay at one node only; end-to-end delays are subject of ongoing work. We define the delay of a packet as the time between the arrival of the first cell of a packet at the switch and the departure of the last cell of the same packet. We study the average packet delay as a function of utilization for both VC-merging and non-VC merging switches for the case r_s=1 (back-to-back cells in a packet). Again, the Internet packet size distribution is used to adopt the more realistic scenario. The interarrival time of packets is geometrically distributed. Although the difference in the worst- case delay between VC-merging and non-VC merging can be theoretically very large, we consistently observe that the difference in average
セルの衝撃がパケット遅れで再アセンブリであることを見るのは興味があります。 ここで、私たちは1つのノードだけで遅れを考えます。 遅れは受けることがある終わりから終わりに対する進行中の仕事。 私たちはスイッチのパケットの最初のセルの到着と同じパケットの最後のセルの出発の間でパケットの遅れを時間と定義します。 VC-合併と非VC合併の両方のための利用の機能がケースr_s=1(パケットの背中合わせのセル)であるときに切り替わる間、私たちは平均したパケット遅れを研究します。 一方、インターネットパケットサイズ分布は、より現実的なシナリオを採用するのに使用されます。 パケットのinterarrival時間は幾何学上分配されます。 VCを合併していて非VCの合併の間の最も悪いケース遅れの違いが理論的に非常に大きい場合がありますが、私たちが一貫してそれを観測する、平均の違い
Widjaja & Elwalid Informational [Page 8] RFC 2682 Issues in VC Merge Capable ATM LSRs September 1999
VCのウィジャヤとElwalidの情報[8ページ]のRFC2682問題はできる気圧LSRs1999年9月に合併します。
delays of the two systems to be consistently about one average packet time for a wide range of utilization. The difference is due to the average time needed to reassemble a packet.
一貫しておよそ1である2台のシステムの遅れはさまざまな利用のためのパケット時間を平均します。 違いはパケットを組み立て直すのに必要である平均時間のためです。
To see the effect of cell spacing in a packet, we again simulate the average packet delay for r_s=0.2. We observe that the difference in average delays of VC merging and non-VC merging increases to a few packet times (approximately 20 cells at high utilization). It should be noted that when a VC-merge capable ATM switch reassembles packets, in effect it performs the task that the receiver has to do otherwise. From practical point-of-view, an increase in 20 cells translates to about 60 micro seconds at OC-3 link speed. This additional delay should be insignificant for most applications.
パケットのセルスペースの効果を見るために、私たちはr_s=0.2であるときに再び平均したパケット遅れをシミュレートします。 私たちは、VC合併と非VC合併の平均した遅れの違いがパケット数回(高使用率におけるおよそ20のセル)まで増えるのを観測します。 VC-マージのできるATMスイッチがパケットを組み立て直すとき、受信機が別の方法で果たさなければならないタスクを実行することに注意されるべきです。 視点の実用的なポイントから、20のセルの増加はOC-3リンク速度でマイクロおよそ60秒まで翻訳されます。 ほとんどのアプリケーションに、この追加遅れはわずかであるべきです。
4.0 Security Considerations
4.0 セキュリティ問題
There are no security considerations directly related to this document since the document is concerned with the performance implications of VC merging. There are also no known security considerations as a result of the proposed modification of a legacy ATM LSR to incorporate VC merging.
ドキュメントは合併するVCの性能含意に関係があるので直接このドキュメントに関連するセキュリティ問題が全くありません。 VC合併を取り入れるために、また、知られていないセキュリティ問題が遺産ATM LSRの提案された変更の結果、あります。
5.0 Discussion
5.0 議論
This document has investigated the impacts of VC merging on the performance of an ATM LSR. We experimented with various traffic processes to understand the detailed behavior of VC-merge capable ATM LSRs. Our main finding indicates that VC merging incurs a minimal overhead compared to non-VC merging in terms of additional buffering. Moreover, the overhead decreases as utilization increases, or as the traffic becomes more bursty. This fact has important practical consequences since switches are dimensioned for high utilization and stressful traffic conditions. We have considered the case where the output buffer uses a FIFO scheduling. However, based on our investigation on slow sources, we believe that fair queueing will not introduce a significant impact on the additional amount of buffering. Others may wish to investigate this further.
このドキュメントはATM LSRの性能のときに合併するVCの衝撃を調査しました。 私たちは、VC-マージのできるATM LSRsの詳細な動きを理解するために様々な交通の過程を実験しました。 私たちの主な調査結果は、追加バッファリングで合併しながら非VCと比べて、VC合併が最小量のオーバーヘッドを被るのを示します。 そのうえ、利用が増加するか、または交通が、より多くのburstyになるのに応じて、オーバーヘッドは下がります。 スイッチが高使用率とストレスが多い交通状況のためにdimensionedされるので、この事実には、重要な実用的な結果があります。 私たちは出力バッファが先入れ先出し法スケジューリングを使用するケースを考えました。 しかしながら、遅いソースにおける私たちの調査に基づいて、私たちは、公正な待ち行列が追加量のバッファリングへの重要な影響を導入しないと信じています。 他のものはさらにこれを調査したがっているかもしれません。
6.0 Acknowledgement
6.0 承認
The authors thank Debasis Mitra for his penetrating questions during the internal talks and discussions.
作者は内部の会談と議論の間、彼の突っ込んだ質問についてDebasisミトラに感謝します。
Widjaja & Elwalid Informational [Page 9] RFC 2682 Issues in VC Merge Capable ATM LSRs September 1999
VCのウィジャヤとElwalidの情報[9ページ]のRFC2682問題はできる気圧LSRs1999年9月に合併します。
7.0 References
7.0の参照箇所
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[2] Rekhter、Y.、デイビー、B.、キャッツ、D.、ローゼン、E.、およびG.は飲み込まれます、「シスコシステムズのタグは構造概観を切り換え」て、RFC2105、1997年2月。
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1997.
[3]KatsubeとY.とNagamiとK.とH.江崎、気圧のための「の東芝ルータ構造拡大:、」 「概観」、RFC2098、1997年2月。
[4] A. Viswanathan, N. Feldman, R. Boivie and R. Woundy, "ARIS:
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[4] A.Viswanathan、N.フェルドマン、R.Boivie、およびR.Woundy、「内耳神経下根:」 「集合ルートを拠点とするIPは切り替わっ」て、進行中で働いてください。
[5] R. Callon, P. Doolan, N. Feldman, A. Fredette, G. Swallow and A.
Viswanathan, "A Framework for Multiprotocol Label Switching",
Work in Progress.
「Multiprotocolラベルの切り換えのための枠組み」という[5]R.Callon、P.Doolan、N.フェルドマン、A.Fredette、G.ツバメ、およびA.Viswanathanは進行中で働いています。
[6] WAN Packet Size Distribution,
http://www.nlanr.net/NA/Learn/packetsizes.html.
[6]WANパケットサイズ分布、 http://www.nlanr.net/NA/Learn/packetsizes.html 。
[7] Heinanen, J., "Multiprotocol Encapsulation over ATM Adaptation
Layer 5", RFC 1483, July 1993.
[7] Heinanen、J.、「気圧適合の上のMultiprotocolカプセル化は1993年7月に5インチ、RFC1483を層にします」。
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[9] B.K. Ryu and A. Elwalid, "The Importance of Long-Range Dependence
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[9]B.K.流とA.Elwalid、「気圧交通工学におけるVBRビデオ交通の長期の依存の重要性」、ACM SigComm96年、スタンフォード、カリフォルニア、ページ 3-14と、1996年8月。
Widjaja & Elwalid Informational [Page 10] RFC 2682 Issues in VC Merge Capable ATM LSRs September 1999
VCのウィジャヤとElwalidの情報[10ページ]のRFC2682問題はできる気圧LSRs1999年9月に合併します。
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アンウォーElwalidベル研究所、ヒル、ニュージャージー 07974、ルーセントテクノロジーズ600山のAve、Rm2C324マレー米国
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以下に電話をしてください。 908 582-7589 メールしてください: anwar@lucent.com
Widjaja & Elwalid Informational [Page 11] RFC 2682 Issues in VC Merge Capable ATM LSRs September 1999
VCのウィジャヤとElwalidの情報[11ページ]のRFC2682問題はできる気圧LSRs1999年9月に合併します。
9. Full Copyright Statement
9. 完全な著作権宣言文
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